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崗位職責(zé):
1.負(fù)責(zé)低延遲系統(tǒng)開發(fā):負(fù)責(zé)金融交易所(期貨/股票)行情接收與處理系統(tǒng)的 FPGA設(shè)計(jì)與優(yōu)化，實(shí)現(xiàn)納秒級延遲的高頻數(shù)據(jù)處理，支持行情解碼、時間戳標(biāo)記及實(shí)時風(fēng)控邏輯;
2.開發(fā)和維護(hù)FPGA的超低延遲交易系統(tǒng)：a.交易所數(shù)據(jù)解碼 b.交易所訂單編碼；
3.使用RTL在FPGA設(shè)備上設(shè)計(jì)和實(shí)現(xiàn)低延遲算法
4.協(xié)議與接口實(shí)現(xiàn)：熟悉網(wǎng)絡(luò)協(xié)議棧(TCP/UDP);
5.系統(tǒng)級調(diào)試與驗(yàn)證:搭建仿真環(huán)境，完成模塊級到系統(tǒng)級的時序收斂、功耗分析及硬件協(xié)同測試;支持生產(chǎn)環(huán)境部署與故障排查。
6.算法硬件加速:針對行情解析、訂單簿構(gòu)建等核心算法(如數(shù)據(jù)壓縮、CRC 校驗(yàn)、時間同步)進(jìn)行硬件化實(shí)現(xiàn)，優(yōu)化資源利用率(LUT/BRAM/DSP);
7.和軟件工程師完成產(chǎn)品的功能開發(fā);

任職要求：
1.電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)本科及以上學(xué)歷；
2.三年以上開發(fā)經(jīng)驗(yàn)，熟練掌握 Verilog 或 VHDL 硬件描述語言；
3.熟悉 Xilinx 等主流 FPGA 開發(fā)工具；
4.精通TCP和UDP協(xié)議；
5.熟練掌握C ;
6.較好的數(shù)理基礎(chǔ)和邏輯思維能力，反應(yīng)快速、注重細(xì)節(jié)，具有良好的溝通能力;
7.擁有HLS開發(fā)經(jīng)驗(yàn)優(yōu)先；