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崗位職責(zé)： 1.基于現(xiàn)有自動化版圖平臺，負(fù)責(zé)參數(shù)化無源器件版圖（PCell / PyCell）的開發(fā)與維護，覆蓋常用射頻/模擬器件庫（如電容、電感、傳輸線、MOM、螺旋電感、跨指電容等）。 2.根據(jù)射頻模塊設(shè)計需求，抽象器件結(jié)構(gòu)參數(shù)與版圖生成邏輯，確保自動生成的版圖滿足設(shè)計性能要求（對稱性、匹配性、寄生控制、耦合隔離、護環(huán)、電源/接地規(guī)劃等）。 3.配合版圖與DRC驗證流程，對器件級PCell進行DRC/LVS校驗，確保生成結(jié)構(gòu)符合Foundry工藝規(guī)則. 4.能夠理解并分析DRC/LVS校驗報錯，定位問題并優(yōu)化PCell生成邏輯。 5.負(fù)責(zé)編寫開發(fā)文檔，維護參數(shù)化器件的使用說明、接口規(guī)范與維護手冊。 6.必要時可在客戶現(xiàn)場進行定制器件參數(shù)化開發(fā)與交付支持。 任職要求： 1.微電子、電子工程、通信工程等相關(guān)專業(yè)背景，具備射頻/模擬版圖基礎(chǔ)知識，理解PA/LNA/VCO/Mixer等模塊的版圖結(jié)構(gòu)與電性訴求。 2.熟練使用 Cadence Virtuoso Layout，具備 SKILL語言開發(fā)經(jīng)驗，能夠獨立進行PCell器件開發(fā)。 3.掌握 Python 語言，能夠獨立進行 PyCell 器件開發(fā)。 4.熟悉 DRC/LVS驗證流程，能夠獨立定位校驗錯誤并進行問題分析與修復(fù)。 5.具備良好的代碼工程化意識，熟悉 模塊化、函數(shù)化設(shè)計與版本管理（Git）。 6.具有 FinFET工藝 相關(guān)版圖設(shè)計或驗證經(jīng)驗，理解先進工藝節(jié)點與成熟工藝在器件版圖上的差異。 7.英文閱讀能力良好，能夠閱讀Foundry文檔與PDK規(guī)則說明。 加分項優(yōu)先考慮： 1.擁有完整 PCell/PyCell模塊開發(fā)案例 或自研器件庫經(jīng)驗，可展示項目成果。 2.能閱讀并理解工藝廠 PDK / Techfile / DRC Deck / LVS Deck 文件，并具備基礎(chǔ)修改能力。 3.有國內(nèi)EDA平臺及配套PDK 使用經(jīng)驗或 Know-How。